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高速A_D转换器的研究进展及发展趋势

来源：化拓教育网

第39卷第3期

2009年6月

微电子学

Microelectronics

Vol139,No.3Jun.2009

高速A/D转换器的研究进展及发展趋势

吴兴斌

(中国电子科技集团公司第二十四研究所,重庆400060)

摘　要:　介绍了高速高精度A/D转换器技术的发展情况、A/D转换器的关键指标和关键技术考虑;阐述了高速高精度A/D转换器的结构和工艺特点;讨论了高速高精度A/D转换器的发展趋势。关键词:　A/D转换器;高速A/D转换器;高精度A/D转换器

中图分类号:TN79+2

文献标识码:A

文章编号:100423365(2009)0320420204

ProgressinResearchandDevelopmentofHigh2SpeedA/DConverters

WUXingbin

(SichuanInstituteofSolid2StateCircuits,ChinaElectronicsTechnologyGroupCorp.,Chongqing400060,P.R.China)

Abstract:　Progressinresearchanddevelopmentofhigh2speedandhigh2resolutionA/Dconverterswaspresented.Their

keyparametersandtechnicalconsiderationsweredealtwith,andtypicalcircuitarchitecturesandprocesstechnologieswerealsodescribed.Finally,thedevelopingtrendofhigh2speedandhigh2resolutionA/Dconverterswasdiscussed.

Keywords:　A/Dconverter;HighspeedA/Dconverter;HighresolutionA/Dconverter

1265H;1280EEACC:　

1　引言

无线通信、数字家电等高端应用领域要求高速

度、高精度、大动态范围、低功耗等指标,因而对高性能A/D转换器(ADC)产品的需求日益增长。有人根据对工业界和学术界以往出现的ADC的性能情况和发展历史,提出所谓的模拟电路(以ADC为代表)摩尔定律,它是以A/D转换器性能(带宽×分辨率)的发展趋势来描述的,即:高端A/D转换器的性能约4.7年提高一倍,而A/D转换器平均性能约6.1年提高一倍。很明显,高端A/D转换器性能提高的速度要快得多。根据这一定律,在2032年,ADC将达到16位分辨率和1GHz采样率。

图1总结了2008年来出现的ADC在不同采样频率下达到的有效位(ENOB)[17]。从图1可以看出,截至2008年,工业界和学术界关于ADC设计的最高水平为:采样率在数百MHz,有效位在12位。图2、图3是斯坦福大学教授BorisMurmann对近10年来在各个重要会议上出现的高性能ADC的归纳和对比[17]。从图可以看出,信噪比和带宽存在着折中关系,而功耗和信噪比则成比例关系。

收稿日期:2009202212;定稿日期:2009204220

第3期吴兴斌:高速A/D转换器的研究进展及发展趋势

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πfanalogtjitterrms)2+SNR=220lg(2

Vnoiserms1+ε2

(3)+NN

从(3)式可以看出,抖动(jitter)对SNR的影响

很大,与量化噪声、输入噪声一起,严重制约着ADC的SNR性能。

图3　A/D转换器在不同信噪比下的功耗

Fig.3　PowerconsumptionofADCfordifferentSNDRs

2　高速ADC主要指标及关键技术

2.1　高速ADC主要指标

INL是ADC实际传输函数曲线与理想传输函数曲线背离情况的表征,INL值表征ADC系统线性度的大小。ADC的INL较大,表明ADC输出信号频谱具有较大的谐波。INL的测量有两种方法:1)测量实际传输曲线与理想的插值传输函数曲线的偏离值;2)测量实际传输曲线与终点拟合曲线的偏

离值。第二种方法通常被用作INL测量的标准方法,因为这种方法测量的结果反映了更多系统的谐波失真信息。图4(a)是采用第一种方法测量的INL值,图4(b)是采用第二种方法测量的INL值。可以看出,图4(a)含有ADC的增益误差和失调信息,而图4(b)则仅反映ADC的谐波失真信息。

输入带宽是需要特别关注的另外一个指标,输入带宽是指当ADC满幅度输入时输出端重建的信号幅度下降3dB时的模拟输入频率,输入带宽的大小与ADC系统的失真大小紧密相关。输入带宽是一种大信号定义,与放大器中的小信号带宽不同。在ADC的指标定义中,输入带宽通常会被定义成满功率带宽。按照重建信号测量下降3dB来推算输入带宽的方法在设计上不好用。注意,输入带宽(或满功率带宽)实际上反映了ADC中采样保持器和输入网络作为一个系统对大信号的处理能力,运用(1)式,可以从设计的角度来推算:

SR(1)　　ωm=+

式中,ωm是满功率带宽,V+为电源电压,SR

(SlewRate)为压摆率。

SNDR是ADC系统的最主要性能指标,SNDR与有效位有如下关系:

(2)　　SNDR=6.023ENOB+1.76

(3)式为SNR的表达式,反映影响SNR的因素。

　　输入参考噪声从测试的角度定义系统噪声情况。当ADC输入为DC时,多次测量输出端,会得到一个高斯分布曲线,如图5所示;曲线的方差通常

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吴兴斌:高速A/D转换器的研究进展及发展趋势2009年

以LSB为单位,其大小反映系统的噪声情况。2.2　ADC的关键技术考虑

从上述关键指标的分析可知,ADC设计的关键技术出发点是:分析影响关键指标的因素,如何从设计上控制、优化这些因素,从而使指标达到期望值。针对高速ADC,关键技术包括:如何设计极低抖动的时钟,从而使ADC在对高输入频率信号采样时保持期望的信噪比;如何设计高线性度的输入采样网络和采样保持器,使ADC具有较高的线性度;如何设计中间电路,考虑匹配、反馈、运算放大器的非理想特性,从而获得较高的INL和DNL。

3　高速高精度ADC结构及工艺特点

3.1　高速ADC结构

传统的高速ADC结构有Flash型、折叠插值Δ型、型、流水线型、带通Σ2两步转换型等。其中,

Flash型主要用于8位及以下分辨率的ADC;折叠插值型用于10位及以下分辨率的ADC,流水线型用于8～16位ADC;两步转换型用于10～12位

Δ用于IF接收系统,以获得较高的信ADC;带通Σ2

噪比。

近年来,高速ADC发展呈现如下趋势:1)采用传统观点认为只能用来实现较慢速度的结构来实现高速采样率(图6)[15];2)采用新结构来实现高采样数率下的低功耗特性(图7、图8)[14,16];3)采用数字辅助的方法来适应器件特征尺寸不断缩小的挑战,同时降低功耗,这种方法在许多高性能ADC设计中都有采用;4)采用新的量化方法来实现极低功耗(图9)[18]。　　由于这些新技术的出现和不断发展,ADC的设计开始出现分化,在老牌ADC供应商(如AnalogDevices,TexasInstrument,NationalSemiconduc2tor,LinearTechnology和Maxim等公司)继续采用

图6　采用SAR结构实现高速采样

Fig.6　ApplicationofSARstructuretohighspeedsampling

第3期吴兴斌:高速A/D转换器的研究进展及发展趋势

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传统结构,通过调整自有工艺,采用模拟校正等方法,设计的ADC芯片。这种芯片的特点是功耗大、线性度高,用于基站、自动测试仪器、频谱分析仪器等对线性度要求苛刻、对功耗要求不敏感的场合;而大的通讯芯片设计公司和一些小的ADC设计公司以及大学,则开始采用新结构,通过数字校正技术,并利用90nm及以下深亚微米甚至纳米工艺技术来设计ADC。这类ADC大多用于对功耗非常敏感的手持设备及消费类电子产品。3.2　高速ADC工艺特点

ADC是模拟/混合信号集成电路的典型代表,内含大量典型模拟电路单元,如带隙基准、开关电容电路、LDO、运算放大器、比较器、滤波器、触发器等,涉及到电路设计中的大多数精髓,如反馈、匹配、编码、校正、修调,等等。正因为如此,ADC的设计对工艺的要求也较高,通常要求工艺有稳定的有源器件(MOSFET,BJT)、不同方块值及不同类型(P型和N型)的多晶电阻和扩散电阻,并对其中电阻、电容(多晶电容PIP或铝电容MIM、MOM)的匹配性要求很高。

除上述要求外,对其他工艺特征也有要求,如阱的类型和数量、各间隔层的厚度与特征、衬底的特征、SOI、HBT,等等。通常,可用于高速高精度ADC设计的工艺有:混合信号CMOS,BiCMOS,双极,SiGeBiCMOS;SOI+SiGeBiCMOS等。与BiCMOS、双极、SiGeBiCMOS工艺相比,混合信号CMOS工艺相对便宜;同时,考虑到片上系统(SoC)的特点和发展需求,目前混合信号CMOS工艺被大量用于ADC的设计。当然,由于CMOS工艺相对同等特征尺寸的BiCMOS、双极、SiGeBiCMOS等工艺的器件工作速度要慢,不利于ADC速度的提升。因此,也有许多单芯片高端ADC产品采用BiCMOS、双极、SiGeBiCMOS等工艺来进行设计,如TI公司采用SOI+0.4μmSiGeBiCMOS工艺,研制出采样率为400MSPS的14位ADC和采样率为200MSPS的16位ADC,是目前工业界的最高水平。值得一提的是,以传统模拟技术见长的LinearTechnology公司采用0.35μm模拟CMOS工艺,研制出采样率为160MSPS的16位ADC,应该是用电路设计技巧来弥补工艺速度相对较慢的一个典范,包含着许多技术上的创新。

另一种潮流是采用0.13μm及以下CMOS工艺来设计ADC,多见于嵌入式SoC芯片的应用。消费类电子出于成本的考虑,不太会采用复杂的工艺,一般选择数字CMOS工艺,电容采用多层铝之间的侧墙电容(FringeCapacitor)。这类ADC的特点是

分辨率不太高、功耗极低、面积小,倾向于采用数字校正和新结构及新技术来实现。

4　结论

高速ADC的研究主要有低功耗趋势、数字校正、新结构研究三大热点。低功耗趋势表现为:2008年以来,开始大量采用0.18μm～45nm工艺进行12～16位流水线ADC的设计,特别是16位ADC。在2009年的国际固体电路会议上,AnalogDevices公司发表的文章应该是采用0.18μm工艺进行16位流水线ADC设计的第一篇论文。数字校正之所以成为近年来研究的热点,其主要原因为:1)采用0.18～0.13μm进行高精度流水线ADC设计,这些工艺本征增益的大幅降低,使得必须采用数字校正来达到高线性度;2)采用深亚微米工艺,大规模数字校正算法所占用的芯片面积和功耗比0.35μm以上工艺要小很多。新结构的研究体现在采用过零检测等技术来代替以往功率消耗很大的跨导运算放大器(OTA),可以几mW的功耗实现12位分辨率数十MSPS采样率的ADC,并为该类型ADC在SoC中的集成奠定了基础。参考文献:

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(下转第433页)

第3期张　峥等:线长驱动的层次式FPGA布局算法

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作者简介:

),女(汉族),山西运城张　峥(1985—

人,硕士研究生,研究方向为层次式FPGA布局算法。

),男(汉族),安徽人,周　强(1961—

副教授,研究方向为FPGA、高层次综合、布局。),男(汉族),江苏无锡钱　旭(1962—

人,教授,研究方向为数据库、信息融合技术、软件工程理论与技术等。

(上接第423页)

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作者简介:

),男(汉族),四川资中吴兴斌(1972—人,目前从事引进项目管理工作。

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